崗位職責:
1、協助制定測試計劃,編寫測試激勵、生成測試數據、編寫完成測試工作的相關文檔(進行FPGA軟件功能仿真、時序仿真、靜態時序分析、規則檢查、邏輯等效性檢查);
2、熟練使用MATLAB工具。使用Verilog/VHDL、Tcl搭建測試環境,編寫測試用例并執行測試用例,提交測試報告;
3、跟蹤bug狀態,執行回歸測試。
任職資格:
1、具有良好的電路基礎,能夠讀懂電路圖;
2、熟悉System Verilog、 Verilog/VHDL、Tcl等語言 熟練使用UVM環境進行測試;
3、本科及以上學歷,集成電路/電子/通訊/計算機/自動化控制相關專業;
4、具有良好的溝通能力,團隊協作能力,對待事情認真負責專注;
5、深入理解基于FPGA技術產品生命周期及開發流程,熟練掌握VHDL/Verilog HDL語言的RTL編碼、邏輯綜合和靜態時序分析等技能;
職位福利:節日福利、周末雙休、五險一金、每年多次調薪、餐補、績效獎金、年底雙薪、補充醫療保險